GRAFENO, NANOTECNOLOGIA E SEMICONDUTORES HOJE E AMANHÃ – PARTE 2

Caros leitores, conforme informado na coluna anterior, seguiremos com o tema dos semicondutores. Decidi também comentar um pouco mais do cenário antes de avançar no conteúdo da tecnologia em si. Recentemente um levantamento da Semiconductor Industry Association [1] anunciou que as vendas totais de semicondutores em Fevereiro deste ano (2023) foi de $ 39,7 bilhões, resultando em uma queda de 4% comparado a Janeiro do mesmo ano. Interessante notar que essa queda vem acontecendo ano-por-ano e mês-a-mês pelos últimos 6 meses consecutivos, conforme Figura 1. A Previsão do mercado de semicondutores pela World Semiconductor Trade Statistics (WSTS)[2] em outono de 2022, já previa uma queda de 4.1% em

2023 e previa uma queda de 4,4%. Regionalmente, as vendas ano a ano aumentaram ligeiramente em fevereiro no Japão (1,2%), mas diminuíram na Europa (-0,9%), nas Américas (-14,8%), na Ásia-Pacífico/Todos os outros (-22,1%) e na China (-34,2%). As vendas mensais caíram em todas as regiões: Europa (-0,3%), Japão (-0,3%), Ásia-Pacífico/Todas as demais (-3,6%), Américas (-5,3%) e China (-5,9 %). Em resumo o mercado de semicondutores encolheu 20,7% em Fevereiro de 2023 em comparação a Fevereiro de 2022.

Portanto com a desaceleração da produção global de chips o mercado começou a ser fortemente afetado, sendo que a muitas indústrias foram comprometidas de uma forma ou de outra. A

Porsche Consulting realizou um estudo [3] sobre as perdas e faltas de semicondutores no mercado e constatou que esse problema tende se manter até 2026. A comparação foi baseda em tamanho de nó (node size), em geral quanto menor o tamanho do nó, resulta em um menor transistor que terá um processamento mais rápido e energeticamente eficiente. Existe atualmente uma escassez estrutural em todos os tipos de tamanhos de nós, desde os maiores como 250 nm até mesmo os 3 nm, por diversas razões de mercado e geopolítica. Em nós de tecnologia > 28 nm até 2025.

Esses nós de tecnologia são aplicados principalmente a reguladores de tensão, interruptores de energia, comunicação, drivers de LED e microprocessadores maduros. Os investimentos para aumentar a capacidade de produção são comprometidos apenas para nós < 90 nm. Consequentemente, os nós > 90 nm sofrerão potencialmente escassez de oferta ou aumento de demanda, com base no número crescente de veículos elétricos.

Existe ainda outro problema fundamental na cadeia de fornecimento de semicondutores global, a falta de transparência. Normalmente os OEMs preferem comprar grandes volumes de unidades completas diretamente de seus fabricantes de componentes. Como resultado, a maioria dos fabricantes de componentes controla a seleção e instalação de semicondutores, bem como a transparência do semicondutor na lista de materiais (bill of materials - BOM), mas essas informações não são compartilhadas com o OEM. Outro fato relevante é que a fabricação de um chip é extremamente demorada, podendo envolver até 1.000 etapas de processo, entre várias empresas e instalações, desde a fabricação do wafer até o teste do semicondutor. Neste cenário desafiador é praticamente impossível manter a visibilidade da cadeia de suprimentos em todas as organizações que estão direta ou indiretamente envolvidas no processo. Isto implica em uma grande fragilidade na cadeia de suprimentos dos semicondutores (Figura 2). A cadeia de fornecimento pode e está sendo interrompida bruscamente por diversos fatores, como desastres naturais, conflitos políticos, geopolítica e até mesmo a inflação. Devido à visibilidade limitada de hoje em toda a cadeia de suprimentos de semicondutores, os OEMs não conseguem identificar e mitigar interrupções na cadeia de suprimentos em tempo hábil. Atualmente não existem um gerenciamento proativo de riscos e os últimos anos expuseram fortemente toda a fragilidade e deficiência de muitos setores dependentes dos semicondutores, tudo isso devido a falta de transparência na cadeia de valor. Essas deficiências foram particularmente sentidas por algumas indústrias, como a automotiva.

Esse é um fator de risco crítico e as interrupções na cadeia de suprimentos aumentaram 88% em 2021 em comparação com 2020 e resultaram em perdas econômicas significativas e déficits de produtividade de longo prazo para vários setores.

Além da falta de semicondutores a tecnologia tradicional está atingindo diversas barreiras em termos de consumo de energia, gerenciamento de calor, performance, escala e custos.. O processo convencional de se criar semicondutores está cada vez mais dificultado, seja por limitações de manufatura, ou seja, por limitações da escala subatômica. O imec, um dos maiores centros de desenvolvimento de semicondutores lançou recentemente um roadmap para semicondutores para os próximos 20 anos [4]. A indústria então identificou as cinco principais barreiras que estão desafiando a progressão do desenvolvimento de chips.

• A barreira de escala: a litografia pura está diminuindo cada vez, mas e se tornando cada vez mais difícil, pois as estruturas individuais de microchips e transistores estão se aproximando do tamanho de átomos, onde os efeitos quânticos começam a interferir no funcionamento dos microchips.

• A barreia da memória: o desempenho do sistema está confrontado com limitações no caminho de dados entre os núcleos e a memória. De fato: a largura de banda da memória não consegue acompanhar o desempenho do processador. Temos mais flops por segundo do que gigabytes por segundo.

• A barreira de energia: está se tornando mais desafiador alimentar o chip e extrair calor dele de forma eficiente, então teremos que desenvolver conceitos aprimorados de fornecimento de energia e resfriamento.

• A barreira da sustentabilidade: a fabricação de dispositivos semicondutores contribui para uma pegada ambiental crescente, incluindo gás de efeito estufa, química suja, água, recursos naturais e muito consumo de eletricidade.

• A barreira de custos: obviamente, os custos de fabricação de chips podem explodir com o aumento da complexidade, juntamente com os custos de projeto e desenvolvimento de processos.

Atualmente a maioria dos fabricantes produz microchips com transistores FinFET. A TMSC, conforme divulgamos na Parte 1 dessa coluna já está fabricando chips com tamanho de nó de 3 nm, mas abaixo desse limite físico o silício passa a sofrer diversas interferências quânticas pouco entendidas que causam grande instabilidade e interrupções de funcionamento dos microchips.

Pensando nesse desafio, a indústria de semicondutores está buscando novas formas de construção de transistores, e a próxima aposta são os transistores do tipo Gate-All-Around (GAA) que é constituído de nanofolhas por materiais além do silício, os chamados semicondutores compostos. Esta nova arquitetura será primordial a partir de tamanho de nós de 2 nm. Alguns grande fabricantes como Samsung [5], Intel [6] e TSMC [7] já anunciaram que fabricarão transistores GAA em seus nós de 3nm e/ou 2nm. O imec criou uma versão diferenciada do GAA, chamada de forksheet que promete ser mais densa que o GAA e pode estender o conceito para a geração de tamanho de nó de 1 nm.

Para reduzir ainda mais a escala e entrar em nível atômico sem as interferências quânticas, a indústria está trabalhando em outra versão de transistor que também depende fortemente dos avanços da nanotecnologia, em especial materials 2D. O transistor Complementary FET (CFET), um sucessor vertical complexo do GAA que melhora significativamente a densidade, porém exige um aumento no custo da complexidade do processo que poderá incorporar novos materiais ultrafinos de monocamada 2D com espessura atômica, como dissulfeto de tungstênio (WS2) ou molibdênio. Este roteiro de dispositivos, combinado com o roteiro de litografia, nos levará à era dos semicondutores com transistores na casa do ångström.

A microeletrônica está avançando e muito desse avanço se deve a descoberta de novos nanomateriais e suas propriedades, como no caso do Grafeno um material condutivo 2D. O Grafeno por não ser um semicondutor natural como outros materiais 2D, como dissulfeto de tungstênio (WS2) ou molibdênio (MoS2) e mais de 2000 variantes de materiais 2D existentes. A Figura 4 apresenta um leque de oportunidades no uso de materiais 2D para aplicações em semicontudores.

Comparado a outros semicondutores compostos como GeSi, GaAs ou InP, o grafeno oferece a principal vantagem de ser compatível com o processamento e integração BEOL (Back end of line), a parte do processamento de semicondutores na qual os circuitos integrados são interconectados na superfície do wafer. Esta característica, oferece uma oportunidade única para estender a funcionalidade dos circuitos CMOS de silício com a integração de diferentes dispositivos eletrônicos, fotôni- cos ou sensores baseados em grafeno, sem exigir comprometimento ou mudanças significativas no nível CMOS. Além disso, as etapas básicas do processo podem ser adaptadas para as necessidades específicas de outras tecnologias e aplicações. No entanto, para integrar o Grafeno no processo de semicondutores ainda apresentam problemas fundamentais de engenharia, como a reprodutibilidade, a variabilidade, o rendimento de fabricação e durabilidade dos dispositivos fabricados [8].

Tudo isso é muito empolgante, pois muitas oportunidades estão surgindo na cadeia global de suprimentos de semicondutores. Fica a questão de como o Brasil deve se posicionar quanto a esse cenário de incertezas mundial. O Brasil poderia contribuir em todas as frentes aqui apresentadas e se posicionar como um importante fornecedor de tecnologia? ou matéria-prima? ou ainda de nanomateriais? essenciais para o pleno desenvolvimento dos semicondutores. Para isto precisamos de políticas publicas alinhadas a esta realidade e que supram os recursos necessários para avançarmos e nos destacarmos. Apesar da falta grave de semicondutores o mundo continua e nós também precisamos continuar avançando.

Na próxima parte detalharemos mais como o Grafeno e outros nanomateriais poderão contribuir para o avanço dos semicondutores.

Grafeno é o futuro da sustentabilidade!

Muito obrigado pela atenção e aproveitem a nossa Revista Grafeno. Aguardem as novidades nas próximas edições.

1. https://www.semiconductors.org/global-semiconductor-sales-decrease-4-month-to-month-in-february/

2. https://www.wsts.org/76/Recent-News-Release

3. https://www.porsche-consulting.com/en/media/insights/detail/white-paper-strategic-semiconduc tor-management/

4. https://www.imec-int.com/en/articles/20-year-roadmap-tearing-down-walls

5. https://news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture

6. https://www.asml.com/en/news/stories/2022/what-is-a-gate-all-around-transistor

7. https://www.eenewseurope.com/en/tsmc-heads-below-1nm-with-2d-transistors-at-iedm/

8. Neumaier, D., Pindl, S., & Lemme, M. C. (2019). Integrating graphene into semiconductor fabrication lines. Nature Materials, 18(6), 525–529. doi:10.1038/s41563-019-0359-7

CEO da FIBER INOVA (www.leandroberti.com.br),

Leandro Antunes Berti: Doutor em Nanotecnologia e Pós-doutor em Nanobiotecnologia e Presidente da Associação Brasileira de Nanotecnologia– BrasilNano, Mentor do Nucleo de Grafeno da SAE BRASIL; Foi Idealizador e Coordenador do SUPERHUB de Nanotecnologia do Paraná, foi Coordenador-Geral de Tecnologias Convergentes e Habilitadoras (CGTC) e Coordenador-Geral de Tecnologias Estratégicas, do Ministério da Ciência, Tecnologia, Inovação e Comunicações do Brasil (MCTIC), responsável pela política pública nacional, estratégia, iniciativas de Nanotecnologia, Fotônica, Materiais Avançados e Manufatura Avançada. Criou o Plano de Ação Nacional de Tecnologias Convergentes e Habilitadoras, incluiu a Nanotecnologia no programa Rota 2030, escreveu o Marco Legal da Nanotecnologia e Materiais Avançados (PL 880/2019). Foi Membro da Comissão de Ciência e Tecnologia do Conselho Nacional de Ciência e Tecnologia, BRICS WG Photonics National Representative, OECD (Bio-, Nano- and Converging Technologies (BNCT)) - Nanotecnology National Representative, Brazil-Canada Joint Committee for Cooperation on Science, Technology and Innovation; Diretor do Centro Brasileiro-Argentino de Nanotecnologia, Presidente do Centro Brasileiro-Chinês de Nanotecnologia. Foi Secretário Executivo do API. nano, na Fundação CERTI. Autor dos primeiros livros nacionais sobre regulação com Nanossegurança: Guia de Boas Práticas em Nanotecnologia para Indústria e Laboratórios e Nanossegurança na Prática: Diretrizes para análise de segurança de empresas, laboratórios e consumidores que usam nanotecnologia.