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X planation : F P G A 1 0 1

タイミング制約と配置制約は、 デザイン要件を達成するために 不可欠な要素です。各制約の 活用方法の基本を解説します。

RTL デザインの完成は、FPGA デザインの完成に至るプロ セスの一部です。その後には、シリコンのタイミング要件およ びパフォーマンス要件を満たす作業が待ち受けています。そ の中で、多くの場合、タイミング制約と配置制約の両方を定義 する必要があります。 本稿では、ザイリンクスの FPGA および SoC でシステム を設計する際に、これらの両制約を作成し、活用する方法を解 説します。

タイミング制約 タイミング制約は、最も基本的なレベルでは、設計するシス テムのクロックの動作周波数を決定します。より詳細なタイミ ング制約では、クロック パス間の関係を定義します。タイミン グ制約は、クロック パスの解析が必要であるか、無視するか (ク ロック パス間に有効なタイミング関係がない場合) を判断する ために使用されます。 ザイリンクスの Vivado® Design Suite は、デフォルトで はすべての関係を解析します。しかし、デザイン内のすべての クロックが正確に解析可能なタイミング関係を持っているわけ ではありません。その 1 つの例は、非同期クロックです。非 同期クロックでは、その位相を正確に特定することができませ ん (図 1 を参照)。 クロック パス間の関係を管理するには、制約ファイルでク ロック グループを宣言します。クロック グループを宣言すると、 グループ内で定義されたクロック間のいずれの方向について も、Vivado ツールによるタイミング解析は実行されません。 Vivado ツールでは、タイミング制約を容易に作成できるよ う、クロックが「同期クロック」、 「非同期クロック」、 「共通周期 のないクロック」の 3 つのカテゴリに分類されます。 • 同期クロック – タイミング/位相の関係が予測可能なクロッ クです。通常、プライマリ クロックとその派生クロックがこ れに分類されます。これらは、同じルートから発生しており、 同じ周期を持っているからです。 • 非同期クロック – 予測可能なタイミング/位相の関係性を持 たないクロックです。通常、異なるプライマリ クロック同士 (およびその派生クロック) がこれに分類されます。非同期ク ロックは、異なるルートを持ちます。

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ザイリンクス Xcell Journal 日本語版 93 号  

Xcell Journal 93 号のカバーストーリーでは、急速に進化し、これまで以上に複雑な医療機器市場において、ますます重要になるザイリンクスデバイスについて考察します。そのほか、魅力的な方法論と実用的な ハウツー記事を紹介しています。

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