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Contenido trabajo de grado Computacion reconfigurable sobre plataforma RASC (FPGA) de Silicon Graphics <GutierrezMartinezJuan@gmail.com>

CONTENIDO

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0. INTRODUCCIÓN

1. CONTEXTO HISTORICO

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2. INTRODUCCIÓN A LA COMPUTACIÓN RECONFIGURABLE 38 2.1 COMPUTACIÓN RECONFIGURABLE VERSUS COMPUTACIÓN BASADA EN PROCESADORES 38 2.2 ARQUITECTURAS DE COMPUTACIÓN RECONFIGURABLE 41 2.3 PRIMER COMPUTADOR RECONFIGURABLE CONSTRUIDO CON FPGA 44 2.4 GENERALIDADES RELATIVAS A LA FPGA 45 2.5 ALGORITMOS EN HARDWARE 46 2.6 APLICACIONES PARA COMPUTACIÓN RECONFIGURABLE 48

3. DENTRO DE LA FPGA 50 3.1 BLOQUES LOGICOS CONFIGURABLES CLB 51 3.1.1 El bloque lógico programable 51 3.2 RUTAS PROGRAMABLES 55 3.3 ARQUITECTURA DE LOS BLOQUES LÓGICOS PROGRAMABLES IOB 58 3.4 BLOQUES DE FUNCIÓN ESPECÍFICA 59 3.4.1 Memoria embebida 60 3.4.2 Unidad aritmética y lógica embebida 61 3.4.3 Puerto de entrada y salida en serie de alta velocidad 61 3.4.4 Microprocesador embebido 61 3.5 ARQUITECTURA DE PROGRAMACIÓN DE LAS FPGA 62

4. PROCESAMIENTO EN PARALELO 4.1 PROCESAMIENTO EN PARALELO A NIVEL DE INSTRUCCIONES 4.2 PROCESAMIENTO EN PARALELO A NIVEL DE TAREAS

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5. LENGUAJE PARA LA DESCRIPCIÓN DE HARDWARE VHDL Y CONFIGURACION DE FPGA 72 5.1 DESCRIBIENDO HARDWARE CON VHDL 74 5.1.1 Descripción según la estructura de un sistema, en VHDL 76 5.1.2 Descripción según el comportamiento de un sistema, en VHDL 80

6. LA ARQUITECTURA DE COMPUTACIÒN RECONFIGURABLE SOBRE LA PLATAFORMA RASC DE SGI 89 6.1 EL SISTEMA ALTIX DE LA UNIVERSIDAD TECNOLOGICA DE PEREIRA 92 6.1.1 Topología del nodo supersirius 95 6.1.2 Ubicación en la red del nodo supersirius 98 6.1.3 Conexión al nodo supersirius 98 6.1.4 Software incluido en el sistema Altix 350 Supersirius 100 6.2 LA PLATAFORMA RASC 103 6.2.1 El componente RASC hardware 104 6.2.1.1 Los core services o bloques descritos en hardware que complementan el módulo RASC 105 6.2.2 El componente RASC software 109 6.2.2.1 Utilización del comando devmgr 112 6.2.2.2 La interfaz de programación de aplicaciones 117 6.2.2.3 El depurador de aplicaciones en la plataforma RASC, gdbfpga 125

7. LOS ARCHIVOS BINARIO Y DE CONFIGURACIÓN QUE DESCRIBEN UN ALGORITMO EN HARDWARE PARA LA PLATAFORMA RASC 136 7.1 DESCRIPCIÓN EN HARDWARE DE ALGORITMOS PARA LA PLATAFORMA RASC 140 7.1.1 Los core services y el alg_block_top.v 142 7.1.1.1 Señales de control del algoritmo 144 7.1.1.2 Interfaz de memoria externa 145 7.1.1.3 Interfaz del puerto para depuración 148 7.1.1.4 Interfaz de registros para entrada de parámetros 148 7.1.1.5 El archivo alg_block_top.v 150

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7.1.2 El algorithm FPGA, el macro alg.h, la memoria local, los registros y las directivas del extractor 151 7.1.2.1 La memoria local el almacén de datos de entrada y Salida 157 7.1.2.2 Directivas del extractor 165 7.1.2.3 Caso de estudio supersimple 167 7.2 FLUJO PARA LA GENERACIÓN DE LA TERNA DE ARCHIVOS DEL ALGORITMO PARA LA PLATAFORMA RASC 176 7.2.1 Herramientas para facilitar el flujo de implementación 182 7.2.1.1 Interfaz del paquete de software para FPGA RASC 185

8. FLUJO DE IMPLEMENTACIÓN DEL CASO DE ESTUDIO, TRANSFERENCIA AL SISTEMA ALTIX 350 Y EJECUCIÓN EN LA PLATAFORMA RASC 191 8.1 EL FLUJO DE IMPLEMENTACIÓN PARA EL CASO DE ESTUDIO 193 8.1.1 Definir variables de entorno requeridas 194 8.1.2 La carpeta seurat/hw/athena o $RASC 196 8.1.3 Archivos y carpetas del proyecto caso de estudio 200 8.1.3.1 Configuración de los archivos para el flujo de implementación del proyecto particular 203 8.1.4 Ejecución total del flujo de implementación 206 8.2 TRANSFERENCIA DE LA TERNA AL SISTEMA SUPERSIRIUS 210 8.3 EJECUCIÓN DEL ALGORITMO EN LA PLATAFORMA RASC 214 8.3.1 Ejecución del algoritmo en el modo normal 217

9. CONCLUSIONES

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By Juanca Contenido Manual Computación reconfigurable RASC (FPGA) de Silicon Graphics.Páginas 6 a 10  

Contenido del Manual para la implementación de algoritmos sobre la arquitectura RASC de Silicon Graphics, presentado como trabajo de grado....

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