Issuu on Google+



考試日期:2014. 1. 8

1. Explain a. page mode DRAM b. conflict miss c. memory­mapped  I/O d. direct memory access (DMA) e. branch target buffer. 2. DRAM chips 128M*4 How much memory at least do you need if the memory bus width is 32 bits? If we want to install 4 Gbytes in the PC how many chips do you need? 3. cache memory a. Explain what are write through cache and write­back cache. Compare their respective advantages and disadvantages b. What is the purpose of write buffers for write­through cache? 4. How is a virtual address mapped to a physical address using page table? Draw diagram to help explain it. 5. Virtual memory a. When the TLB is hit, is it guaranteed that the processor can find the data in main memory? Why? b. In a virtual memory system with a TLB, is it possible that TLB misses while virtual memory hits? Why? c. In a computer system with virtual memory, the cache is addressed with physical address. Furthermore, a TLB is used to help address translation for virtual memory. d. Briefly explain what would happen to a memory access in the following scenarios. i. TLB hit cache hit. ii. TLB hit cache miss. iii. TLB miss cache hit iv. both miss. 6. Average access time of a memory system with a cache is determined by three factors: hit time, miss rate and miss penalty. Which of the above three factor will be affeted by the following technique in each sub­question respectively. Explain why for each. a. adding a 2nd­level cache. b. changing cache associativity with same cache size. 7. We have a computer system with two levels of caches. The L1 caches are separate instruction and date caches (L1I$ and L1D$) while the L2 cache is a unified cache (UL2$) . The ideal CPI ( no cache miss) for this computer is 2. On the average during runtime, 25% of the instuctions are load store. The miss rate for L1I$ and L1D$ are 4% and 10 %. The UL2$ has a global miss rate 1%. When L1 cache miss but L2 cache hit, it takes 30 extra cycle. When both L1 and L2 miss, it take 400 extra cycle (going to main memory). What is the real CPI with cache miss? 8. Assume that each memory address of a computer system can address up to 4 Gbytes. The memory location is byte addressed suppose we use a 512 Kbyte cache to improve the performance. The cache is organized in a way that each block consists of 64 bytes. Cache is a. direct mapped address indicate the tag cache index the offset b. Full associative address indicate the tag the offset c. 4­way set associative the tag cache index the offset

1389202860532089681 aglzfmv4yw0tzgjydassbgv4yw0y cguda